프롤로그. 만들어지지 않은 칩에서 발견하는 실패

1장. 실리콘이 나오기 전에 발견해야 할 실패
1절. 칩을 만들기 전의 검증과 만든 뒤의 시험
2절. RTL 설계자와 검증 엔지니어의 다른 질문
3절. 테이프아웃 앞에서 모이는 확인 근거

2장. 명세서 한 줄에서 시작하는 검증 계획
1절. 요구사항과 구현 사이에 숨은 조건
2절. 정상·예외·복구를 가르는 테스트 설계
3절. 일정이 촉박할 때의 위험 우선순위

3장. 시뮬레이터 속에서 움직이는 RTL
1절. 프로그램 실행과 다른 시뮬레이션의 시간
2절. 클록과 리셋에서 발생하는 첫 불일치
3절. 파형과 로그로 읽는 신호의 사실

4장. 테스트벤치가 검증 엔지니어의 실험실이 되는 순간
1절. 입력 생성과 출력 관찰의 역할 분리
2절. 스코어보드가 기대값을 계산하는 방법
3절. 테스트벤치도 실패할 수 있다는 사실

5장. 예상 밖의 입력으로 찾아내는 숨은 버그
1절. 간단한 지향형 테스트의 정확한 역할
2절. 제약 무작위와 코너케이스의 차이
3절. 실패 시드 하나가 남기는 재현성

6장. SystemVerilog와 UVM으로 커지는 검증 환경
1절. 설계 문법과 다른 SystemVerilog의 검증 기능
2절. UVM의 재사용 구조가 만드는 팀 작업
3절. UVM과 Python 기반 검증의 선택 조건

7장. 시뮬레이션을 보완하는 속성과 형식 검증
1절. 어기면 안 되는 동작을 선언하는 assertion
2절. 린트와 CDC/RDC가 보는 다른 위험
3절. 형식 검증의 강점과 가정의 경계

8장. 커버리지 숫자 뒤에 남은 검증 공백
1절. 코드 커버리지와 기능 커버리지의 서로 다른 분모
2절. 교차 커버리지에서 드러나는 빈 조합
3절. 커버리지 종료와 면제 사유의 책임

9장. 실패 로그에서 재현 가능한 버그 보고서까지
1절. 회귀 테스트가 굴러가는 하루의 운영
2절. 실패의 증상과 실제 원인을 가르는 작업
3절. 버그 수정과 재발 방지의 완결 조건

10장. FPGA 검증이 보여주는 또 하나의 진실
1절. 시뮬레이터와 FPGA의 속도·관찰 범위
2절. 펌웨어와 주변장치를 함께 시험하는 경험
3절. FPGA 통과가 양산 보증이 아닌 이유

11장. 공개 프로젝트가 남긴 검증의 증거
1절. CORE-V가 기록한 47건의 이슈와 발견 경로
2절. OpenTitan CSRNG의 테스트벤치와 판정 근거
3절. Earl Grey의 칩 통합 검증이 추가한 조건

12장. 첫 검증 프로젝트를 만드는 학습 로드맵
1절. 전자공학과 컴퓨터공학의 서로 다른 출발점
2절. UART·FIFO로 완성하는 첫 자가 검증 과제
3절. 커밋·로그·검증 결과로 증명하는 실력
4절. 면접에서 설명해야 하는 판단의 근거

에필로그. 오류를 찾는 사람이 아니라 확인의 근거를 만드는 사람