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PART 01
Chapter 1. Verilog HDL 1-1 Verilog HDL이란? 1-2 Verilog HDL 설계 개념 1-3 Verilog HDL 설계 과정 Chapter 2. 설계 도구 설치 및 사용방법 2-1 Quartus Prime 및 ModelSim 설치 2-2 Quartus Prime 사용 방법 2-3 ModelSim-Altera를 이용한 시뮬레이션 2-4 ModelSim을 이용한 설계 및 시뮬레이션 2-5 연습문제 Chapter 3. Verilog HDL의 기본 문법 3-1 모듈과 테스트벤치 3-2 어휘요소, 자료형, 벡터와 배열, 연산자 3-3 Verilog의 추상화 수준 모델링 방법 3-4 구조적 모델링 3-5 효율적인 Verilog 코딩 3-6 연습문제 PART 02 Chapter 4. 조합회로 모델링 4-1 기본 논리 게이트(Basic Logic Gate) 4-2 전가산기(Full Adder) 4-3 멀티플렉서(Multiplexer) 4-4 산술 논리 장치(ALU) 4-5 인코더(Encoder) 4-6 디코더(Decoder) 4-7 BCD-7세그먼트 디코더(BCD-7Segment Decoder) 4-8 연습문제 Chapter 5. 순차회로 모델링 5-1 플립플롭(Flip-Flop) 5-2 시프트 레지스터(Shift Register) 5-3 카운터(Counter) 5-4 주파수 분주기(Frequency Divider) 5-5 7세그먼트 동적 디스플레이(7-Segment Dynamic Display) 5-6 유한상태머신(FSM) 회로 5-7 연습문제 Chapter 6. 응용 시스템 설계 6-1 푸시 스위치에 의한 입력 6-2 Text LCD 디스플레이 6-3 UART 통신 6-4 SRAM 설계 6-5 연습문제 부록 찾아보기 |
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우리는 일상생활에서 스마트폰, 네비게이션, 드론, 스마트 TV와 같은 다양한 디지털시스템을 자주 접할 수 있으며, 친숙하게 사용하고 있다. 이러한 디지털시스템, 특히 고성능화, 소형화된 휴대용 디지털기기의 대중적 보급은 대규모의 복잡한 디지털 회로를 하나의 반도체 칩에 집적화(integration)하는 ASIC 기술이 빠르게 발전함으로써 가능해졌다.
하드웨어기술언어인 Verilog HDL은 시스템 IC 설계 전문기업체의 소수 전문가와 대학원 과정에서 반도체 설계를 전공하는 학생들만이 사용해왔다. 그러나 최근에는 가전제품, 통신기기, 산업 및 가정용 제어기기 관련 기업체까지 HDL의 사용이 보편화 됨에 따라 학부과정에서 Verilog HDL 교육의 필요성이 점차 늘고 있는 추세이다. 현재 다양한 Verilog HDL 관련 서적들이 출판되어 학부 교육 또는 산업체 실무에 활용되고 있다. 그러나 대부분의 교재는 초보자나 비전공자가 학습하기에 다소 어려운 문법 중심의 내용을 다루거나, 학습키트를 이용한 예제 코드의 실습을 목적으로 하고 있다. 이 책은 처음 하드웨어를 설계하고자 하는 학부 3학년 또는 4학년 대상의 한 학기 강의 교재로 사용하는 것을 목적으로 집필되었으며, 대학원생이나 산업체에 근무하는 초보 연구원들이 스스로 Verilog HDL을 학습하고 실무에 활용할 수 있도록 다음과 같이 구성하였다. Part I에서는 Verilog HDL의 학습에 필요한 기본적인 사항들로 Part II를 학습할 때 빈번히 참고해야 하는 내용을 다루었다. 1장 : Verilog HDL의 역사와 Verilog HDL 설계의 전반적인 내용에 대해 설명하였다. 2장 : Verilog HDL의 학습에 필요한 설계 도구로 Intel사에서 무료로 배포하는 Quartus Prime과 설계한 내용의 검증을 위한 시뮬레이터인 Mentor Graphics사의 ModelSim의 설치 및 사용 방법에 대해 자세히 설명하였다. 3장 : Verilog HDL을 이용한 설계에서 필요한 최소한의 기본 문법과 4가지 추상화 수준의 모델링 방법, 효율적인 코딩을 위한 주의 사항 및 코딩 스타일에 대해 설명하였다. Part II에서는 실제 디지털시스템을 설계할 때 공통으로 요구되는 단위 회로 설계 방법과 이를 활용한 보다 복잡한 응용시스템의 설계 방법을 다루었다. 4장 : 기본적인 조합회로의 설계를 통해 3장에서 학습한 기본 문법에 익숙하도록 하였다. 5장 : 디지털시스템 설계의 꽃이라 할 수 있는 순차회로의 설계방법을 다양한 주제를 중심으로 설명하였다. 6장 : 조합회로와 순차회로를 함께 활용한 응용 시스템 설계 방법으로 공학 분야의 캡스톤 디자인을 수행할 때 필요한 요소 기술을 주제로 하여 학습할 수 있도록 하였다. Verilog HDL을 처음 접하는 학습자의 가장 큰 어려움은 설계 도구의 기능 및 사용자 인터페이스의 복잡함, 설계 과정별 처리 순서의 혼란스러움과 0과 1로 나타나는 시뮬레이션 결과 파형의 생소함 등일 것이다. 이러한 어려움을 줄이기 위해 가능한 한 실제로 설계할 때 접하게 되는 화면을 중심으로 설명하였다. 또한 학습자 스스로 Verilog HDL을 익힐 수 있도록 본문에서 다루는 모든 설계 주제는 설계과정을 단계별로 상세히 제시하여 따라하기를 통한 학습이 가능하도록 하였다. PART II의 각 장에서 설계 주제별 학습 내용을 다음과 같은 순서로 구성하였다. ▶ 설계 주제에 대한 주요 내용과 설계에 필요한 자료 ▶ 주석이 포함된 기본 샘플 코드 ▶ 시뮬레이션을 위한 테스트벤치와 시뮬레이션 결과 및 해석 ▶ 학습키트를 이용한 설계 내용의 동작 확인 특히 5장과 6장의 연습문제에서 마지막 문제는 학습한 내용을 참고하여 1주 ~ 2주차의 단기 프로젝트를 수행할 수 있는 심화 학습 주제를 제시하였다. 이 책은 하드웨어(FPGA/CPLD)나 EDA 소프트웨어를 처음 접하는 전공자, 심지어 논리 회로를 처음 접하는 비전공자들 모두가 원하는 디지털시스템을 설계할 수 있도록 필요한 내용을 담으려고 노력하였다. 이를 위해 모든 예제의 소스코드와 시뮬레이션 결과 및 회로도 등은 오류를 최소화하기 위해 여러 번의 검증과 교정과정을 거쳤으며, 시스템 설계분야의 전문가 자문을 통해 가능한 실무에서의 코딩 스타일을 적용하려고 하였다. 각 장에서 제시한 다양한 주제의 설계 예제들을 스스로 학습해보고, 시뮬레이션 뿐만아니라 학습키트를 이용한 실습까지 수행한다면 Verilog HDL에 대한 이해도와 실무에서의 응용력 향상에 도움이 될 것이다. |