PART 01 Verilog HDL 문법

CHAPTER 01 Verilog HDL의 개요
1.1 Verilog HDL의 역사
1.2 Verilog HDL의 특징
1.3 HDL 기반의 시스템 반도체 설계과정
1.4 Verilog HDL의 어휘 토큰과 규칙
1.5 Verilog HDL 모델링 방법 개요

CHAPTER 02 자료형과 연산자
2.1 Verilog 자료형
2.2 Verilog 연산자
연습문제

CHAPTER 03 게이트 수준 모델링
3.1 기본 논리 게이트 프리미티브
3.2 buf 게이트와 not 게이트 프리미티브
3.3 3상태 버퍼 게이트 프리미티브
3.4 게이트 프리미티브 인스턴스의 배열
3.5 게이트 지연과 net 지연
연습문제

CHAPTER 04 할당문
4.1 연속 할당문
4.2 절차형 할당문
4.3 절차형 연속 할당문
연습문제

CHAPTER 05 행위수준 모델링
5.1 always 구문과 initial 구문
5.2 절차형 할당문
5.3 if 조건문
5.4 case 문
5.5 반복문
5.6 절차형 할당의 타이밍 제어
5.7 블록문
연습문제

CHAPTER 06 구조적 모델링
6.1 모듈
6.2 모듈 인스턴스
6.3 모듈 parameter
6.4 생성문
6.5 계층적 이름
연습문제

CHAPTER 07 함수와 태스크
7.1 함수와 태스크의 차이점
7.2 함수
7.3 태스크
연습문제

CHAPTER 08 컴파일러 지시어
8.1 문자 매크로 정의 및 해제 지시어
8.2 시간 단위와 정밀도 지정 지시어
8.3 파일 삽입 지시어
8.4 선택적 컴파일 지시어
연습문제

CHAPTER 09 시스템 태스크와 시스템 함수
9.1 디스플레이 시스템 태스크
9.2 파일 처리용 시스템 태스크
9.3 시뮬레이션 제어 시스템 태스크
9.4 변환 시스템 함수


PART 02 Verilog HDL을 이용한 하드웨어 모델링

CHAPTER 10 조합회로 모델링
10.1 기본 논리 게이트 및 단순 조합회로
10.2 멀티플렉서
10.3 인코더와 디코더
10.4 비교기
10.5 3상태 버스
10.6 case 문과 if 문의 합성

CHAPTER 11 순차회로 모델링
11.1 래치와 플립플롭
11.2 순차회로에서 blocking 할당문과 nonblocking 할당문
11.3 계수기와 시프트 레지스터 차
11.4 유한상태머신 회로


PART 03 FPGA 구현 실습

CHAPTER 12 FPGA 실습장비
12.1 FPGA 실습장비 개요
12.2 FPGA 실습장비의 구성

CHAPTER 13 Vivado Design Suite 사용법
13.1 Xilinx Vivado 소프트웨어 개요
13.2 Vivado Project 생성
13.3 설계 입력
13.4 Behavioral 시뮬레이션
13.5 RTL 분석 및 설계 합성
13.6 설계 구현
13.7 Bitstream 생성 및 디바이스 프로그래밍

CHAPTER 14 조합회로의 FPGA 구현 실습
14.1 기본 논리 게이트 설계
14.2 가산기와 감산기 회로 설계
14.3 멀티플렉서 설계
14.4 인코더와 디코더 설계

CHAPTER 15 순차회로의 FPGA 구현 실습
15.1 플립플롭과 시프트 레지스터 설계
15.2 계수기 설계
15.3 주파수 분주기 설계
15.4 키패드 스캔 회로 설계
15.5 Piezo 응용회로 설계
15.6 스텝 모터 구동회로 설계
15.7 Color LED 디스플레이 회로 설계
15.8 Text LCD 문자 디스플레이 회로 설계